Corrige DS Archi 2021 2022 085459

Corrigé DS Architecture des Ordinateurs 2021 -2022

Exercice 1 Encerclez la ou les bonnes réponses à remettre avec la feuille d’examen 1. Nous appelons l’unité qui décode et traduit chaque instruction et génère les signaux d’activation nécessaires pour d’autres unités. A. Unité arithmétique B. Unité logique C. Unité de commande D. CPU 2. A. B. C. D.

Le composant du CPU chargé de comparer le contenu de deux données est : ALU (Unité Arithmétique et Logique) CU (unité de commande) Mémoire Séquenceur

3. A. B. C. D.

Le temps qui s’écoule entre le début d’une opération et son achèvement s’appelle : Débit Temps de réponse de la mémoire Temps d’accès à la mémoire Temps d’exécution

4. A. B. C. D.

Le registre qui garde l’adresse de la prochaine instruction à exécuter est appelé : Accumulateur Com eur ordinal Registre d’état Registre de données

5. Le registre permettant le stockage d’une opérande ou du résultat d’une instruction est appelé : A. Accumulateur B. Instruction C. Opérande D. Registre d’état 6. A. B. C. D.

L’étape qui identifie le type d’instruction à traiter est appelée : fetch translate decode execute

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7. A. B. C. D.

Le registre d’état se trouve dans: L’unité de commande et de contrôle L’unité de traitement L’unité arithmétique et logique. Le bloc logique de commande

8. A. B. C. D.

Que peut contenir le registre d’adresse ? L’adresse d’une opérande à chercher en mémoire L’adresse d’une instruction à chercher en mémoire La prochaine instruction La donnée qui sera sauvegardée en mémoire

9. A. B. C. D. E.

Que peut contenir le registre de données ? Le résultat de l’exécution d’une instruction avant d’être envoyé en mémoire Une donnée lue à partir de la mémoire Une instruction lue à partir de la mémoire L’adresse d’une instruction à décoder par le décodeur L’adresse d’une donnée qui sera envoyée vers l’unité de traitement

10. A. B. C. D.

Quel registre indique si le résultat d’une opération est pair ou impair ? L’accumulateur L’un des registres généraux Le com eur ordinal Le registre d’état

11. Soit une RAM dotée de 14 fils d’adresses et de 32 fils de données. Quelle est la largeur du mot mémoire? A. 232 bits B. 214 bits C. 14 bits D. 32 bits 12. A. B. C. D. E.

Lesquelles parmi ces mémoires sont des mémoires statiques ? ROM Mémoire cache Com eur Ordinal Accumulateur Mémoire centrale

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Exercice 2 On fournit sur la figure, ci-dessous, l’interfaçage d’une mémoire centrale avec un processeur.

Figure 1: Représentation de l’interfaçage avec une mémoire

Si l’étudiant se trompe dans une question : calcul ou identification de TBD, TBA, pour la suite, la démarche (formules) est notée et le calcul com e 0 1) Déterminer le nombre de mots mémoire adressables D’après le schéma, le bus d’adresses com mémoires adressables est 2TBA = 229 mots

e 29 bits (de a0 →a28) donc, le nombre de mots

2) Quelle est la capacité de cette mémoire en bits et en octets ? Capacité = NbMM * TMM NbMM= 229: d’après la question précédente TMM = 16 bits car d’après le schéma le nombre de sorties de données est 16 (D0 → D15) Capacité = NbMM * TMM = 229*16 = 229*24 = 233 bits = 8 Gi bits = 233 /23 octets = 230octets = 1Gi octets On souhaite lire un mot mémoire à l’adresse (2CA FFFF)16 : 3) Comment doit être l’état du signal R/W ? Le signal doit être à l’état haut / 1 car il s’agit de lecture 4) Dans quel état doit être le signal Chip Select (CS) ? Le signal doit être à l’état bas / 0 pour pouvoir activer le boîtier mémoire 5) On considère que le temps d’accès est de 20 ns et que la durée entre 2 accès successifs à la mémoire est de 16 ns, déterminer le débit de cette mémoire. Débit = TMM / CM = 16 / 16*10-9 bit/s = 109 bit/s = 1Gbit/s

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Exercice 3 On considère une machine ayant la configuration suivante : • Mémoire centrale installée de taille 3 Gibi octets constituée de deux blocs séparés (2 puces différentes). – DRAM 1 de taille 2 Gibi octets adressable à partir de l’adresse (0000000)16 – DRAM2 de taille 1 Gibi octets • Mot mémoire de taille 64 bits. • Bus d’adresse de taille 30 bits. Remarque : On considère, pour cet exercice, que 1Gibi octet = 1 G octet

1) Calculer la taille minimale du bus d’adresse qui permet d’accéder à cette mémoire. Capacité = NbMM * TMM → NbMM = Capacité / TMM = (3 * 230 *23 )/64 = 3* 233/26 = 3* 227 NbMM